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R
Chapter 3
Hardware Description
A high-level block diagram of the Virtex-5 FPGA ML550 Networking Interfaces
Development Board is shown in Figure 3-1 , followed by a brief description of each board
section.
64 MByte
SDRAM
Oscillators
250 MHz, 200 MHz
133 MHz, 33 MHz
Differential
Clock Inputs
(2 Sets SMA)
Clock Synthesizers
ICS8442
(2 Locations)
Clock Generator
Virtex-5
System ACE
Module
Mezzanine Board
Connector
LVDS Receive
Connector
LVDS Transmit
Connector
USB “B”
Port
LCD
FPGA
XC5VLX50T
(FFG1136)
JTAG Port
Flying Lead
JTAG Port
Panel
System 3.3V
User
Switches
System 2.5V
V CCAUX 2.5V
V CCO 2.5V
User
LEDs
V CCINT 1.0V
Voltage Regulators
ug202_3_01_032607
Figure 3-1:
Virtex-5 FPGA ML550 Networking Interfaces Development Board
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
www.xilinx.com
19
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相关PDF资料
HW-V5-ML555-G BOARD EVAL FOR VIRTEX-5 ML555
HW-V5-ML561-UNI-G EVALUATION PLATFORM VIRTEX-5
I-JET JTAG ARM DEBUGGING PROBE
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IAC5EQ INPUT MODULE AC 10MA 5VDC
IB8RM SURGE SUPP 8OUT 12'CORD W/REMOTE
IBAR12-20T SURGE SUPPRSSR 20A 12OUT RACKMNT
IBAR12/20ULTRA SURGE SUPPRSSR 20A 12OUT RACKMNT
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